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ISLA118P50
20
FN7565.2
July 25, 2011
FIGURE 38. SYNCHRONOUS RESET OPERATION
s1
s2
s0
s3
s1
s2
s0
s3
CLKDIVRSTP 2
ADC1 Output Data
ADC1 CLKOUTP
ADC2 CLKOUTP
(phase 1) 3
ADC2 CLKOUTP
(phase 2) 3
3 Either Output Clock Phase (phase 1 or phase 2) equally likely prior to synchronization
s1
L+td
1
1 Delay equals fixed pipeline latency (L cycles) plus fixed analog propagation delay td
2 CLKDIVRSTP setup and hold times are with respect to input sample clock rising edge.
tRSTH
tRSTS
tRSTRT
ADC2 Output Data
Analog Input
Sample Clock
Input
CLKDIVRSTN is not shown, but must be driven, and is the compliment of CLKDIVRSTP.
s2
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